2020 电子设计自动化(山西大学商务学院) 最新满分章节测试答案

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本课程起止时间为:2020-02-20到2020-06-20
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第2章 Verilog HDL 语言基础 第2章 Verilog HDL 语言基础测验

1、 问题:这段程序描述的逻辑功能为：module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e;endmodule
选项：
A:译码器
B:二选一数据选择器
C:四选一数据选择器
D:计数器
答案: 【二选一数据选择器】

2、 问题:ADC0809作为一款8位、8通道逐次逼近型集成A/D转换器，工作时钟为TCP，针对某一通道A/D转换器完成一次转换的时间为（ ）。
选项：
A: 8TCP
B:9TCP
C:10TCP
D:11TCP
答案: 【10TCP】

3、 问题:已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout的频率为（ ）。module function(rst, clkin, clkout);input
clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always
@(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endend always
@(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule
选项：
A:10MHz
B:25MHz
C:20MHz
D:50MHz
答案: 【20MHz】

4、 问题:已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout信号的占空比为（ ）。module function(rst,clkin, clkout);input clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always@(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endend always@(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule
选项：
A:10%
B:20%
C:40%
D:50%
答案: 【50%】

5、 问题:如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。则该生成多项式对应的二进制比特序列为（ ）。
选项：
A:11001
B:10110
C:10111
D:11011
答案: 【11001】

6、 问题:如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。如果接收到的二进制比特序列长度正确，则发送端原始二进制比特序列的长度是（ ）位。
选项：
A:5
B:6
C:7
D:8
答案: 【7】

7、 问题:如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。如果已知接收到二进制序列中的信息码正确，下面关于校验码的说法正确的是（ ）。
选项：
A:校验码无差错
B:校验码有1位错误
C:校验码有2位错误
D:校验码有3位错误
答案: 【校验码有1位错误 】

第2章 Verilog HDL 语言基础 第2章 VerilogHDL 语言基础测验2

1、 问题:如果输入信号为in，输出信号为out，则以下程序的功能是？（）reg int_reg;always@( posedge clk or negedge rst) begin if
(!rst) int_reg <= 0; else int_reg <= in; endassign out = ~ int_reg & in;
选项：
A:检测in的上升沿
B:检测in的下降沿
C:检测in的高电平
D:检测in的低电平
答案: 【检测in的上升沿】

2、 问题:以下程序描述的状态机是什么类型的？（）always@(current_state or iTRIG or DY_cnt)begin case( current_state ) S0: begin DY1 = 0; if (iTRIG) begin next_state = S1; end else next_state = S0;end S1: begin if (DY_cnt <= DY_time) begin next_state = S1; DY1 = 1; end else begin next_state = S2; DY1 = 0; endend S2: begin DY1 = 0; next_state = S0; end default: begin next_state = S0; endendcaseend
选项：
A:摩尔型单段式
B:摩尔型双段式
C:米勒型单段式
D:米勒型双段式
答案: 【米勒型单段式】

3、 问题:下面硬件描述语言实现的电路逻辑功能是什么？可选答案为：module Test2(Clk,nRst,iTRIG,oTRIG);input Clk,nRst,iTRIG;output oTRIG;reg[7:0] cnt;reg DY1;parameter DY_time = 8’H09;always@( posedge Clk or negedge
nRst) begin if (!nRst) DY1 = 0; else if (iTRIG ) DY1 = 1; else if (cnt >= DY_time) DY1 = 0; endalways@( posedge Clk or negedge
nRst) begin if (!nRst) cnt <=0; else if (DY1 = = 1 ) cnt <= cnt + 1; else cnt <=0; endassign oTRIG =DY1;endmodule
选项：
A:双稳态触发器；
B:可重触发单稳态触发器；
C:不可重触发单稳态触发器；
D:多谐振荡器。
答案: 【不可重触发单稳态触发器；】

4、 问题:这段程序描述的逻辑功能是什么？module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e;endmodule
选项：
A:y=sa+sb
B:y=sa+(~s)b
C:y=(s+a)((~s)+b)
D:y=(~s)a+sb
答案: 【y=sa+(~s)b】

5、 问题:关于以下程序，下列说法中正确的是：module Learn2_2(a,b,s0,s1,y); input a,b; input s0,s1; output reg y; always@(s1 or s0) case({s1,s0}) 2’b00: y=a&b; 2’b01: y=a; 2’b10: y=b; 2’b11: y=a|b; default: y=1’b0; endcaseendmodule
选项：
A:case语句中缺少break语句，其功能实现会受到影响
B:当a或b发生变化时，always块内的语句会执行
C:该程序输出的表达式为 y=ab+as0+bs1
D:a,b为reg型
答案: 【该程序输出的表达式为 y=ab+as0+bs1】

6、 问题:关于以下程序，下列说法正确的是：module Learn5_1 (y, a, b, c); input a, b, c; output y; reg y, rega;always @ (a or b or c) begin if (a&b) rega=c; y=rega; endendmodule
选项：
A:该程序中不会产生锁存器
B:该程序是组合逻辑电路
C:当输入为a = 1; b = 1; c = 0 时，输出y = 1
D: 当且仅当a,b,c同时发生变化时，always块内的语句才会执行
答案: 【该程序是组合逻辑电路】

7、 问题:根据程序描述的逻辑功能，下列说法正确的有：module Learn7_1(clk,CLR,LD,out); input clk,CLR,LD,data; output reg[3:0] out; always@(posedge clk or negedge CLR) begin if(!CLR) out<=0; else if(!LD) out<=data; else out<=out+1; endendmodule
选项：
A:同步清零，同步置数
B:同步清零，异步置数
C:异步清零，同步置数
D:异步清零，异步置数
答案: 【异步清零，同步置数】

8、 问题:关于以下程序，下列说法中正确的是module Mux21 (a,b,s,y); input a,b;input s;output y; reg y;always @( a or b or s) if (!s) y = a; else y = b; endmodule
选项：
A:每当a或b或s生变化时，将执行always模块内语句
B:a,b可以被定义为wire型
C:该程序输出的表达式为y=(~s)a+sb
D:y可以被定义为wire型
答案: 【每当a或b或s生变化时，将执行always模块内语句;
a,b可以被定义为wire型;
该程序输出的表达式为y=(~s)a+sb】

9、 问题:关于以下程序，下列说法中正确的是：module Learn2_1(out,in0,in1,in2,in3,sel); output out; input in0,in1,in2,in3; input[1:0] sel; reg out; always @(in0 or in1 or in2 or in3 or sel) begin if(sel==2’b00) out = in0; else if(sel==2’b01) out = in1; else if(sel==2’b10) out = in2; else if(sel==2’b11) out = in3; else out = 1’bx; endendmodule
选项：
A: begin end 块内的语句是顺序执行的
B:2’b代表2位十进制数
C:该程序的功能是四选一选择器
D:当输入为sel = 11时，输出为in3
答案: 【 begin end 块内的语句是顺序执行的;
该程序的功能是四选一选择器;
当输入为sel = 11时，输出为in3】

10、 问题:关于以下程序，下列说法中正确的是：module Learn3_1 (A, B, C, Carry, S); input A, B, C;output Carry, S; assign S = A^B^C;assign Carry = (A&B)|(B&C)|(A&C);endmodule
选项：
A:该模块是一个全加器模块
B:Carry
= AB+BC+AC
C:S=A（同或）B（同或）C
D:当输入为A = 1，B = 1，C = 0，时输出Carry = 0，S=1
答案: 【该模块是一个全加器模块;
Carry
= AB+BC+AC】

11、 问题:关于以下程序，当输入为A = 0011，B = 1101时下列说法中正确的是： 顶层模块：module add_full4(A,B,C,S); input [3:0] A,B;output [3:0] S; output [4:0] C; assign C[0]=0;add_full u1(A[0],B[0],C[0],C[1],S[0]), u2(A[1],B[1],C[1],C[2],S[1]),u3(A[2],B[2],C[2],C[3],S[2]),u4(A[3],B[3],C[3],C[4],S[3]);endmodule底层模块：module Learn3_1 (A, B, C, Carry, S); input A, B, C;output Carry, S; assign S = A^B^C;assign Carry = (A&B)|(B&C)|(A&C);endmodule
选项：
A:输出S为0000
B:输出C为11100
C:模块例化时，u1内的各端口顺序可以调换
D:该程序的功能是四位加法器
答案: 【输出S为0000;
该程序的功能是四位加法器】

12、 问题:这段程序输出驱动共阴极数码管，下列叙述中正确的有：module Learn4_1 (a,b,c,d,e,f,g,D3,D2,D1,D0);output a,b,c,d,e,f,g;input D3,D2,D1,D0; //输入4 位BCD 码reg a,b,c,d,e,f,g; //输出驱动7个笔划段always @(D3 or D2 or D1 or D0)begincase ({D3,D2,D1,D0}) 4’d0: {a,b,c,d,e,f,g}=7’b1111110； 4’d1: {a,b,c,d,e,f,g}=7’b0110000； 4’d2: {a,b,c,d,e,f,g}=7’b1101101； 4’d3: {a,b,c,d,e,f,g}=7’b1111001； 4’d4: {a,b,c,d,e,f,g}=7’b0110011； 4’d5: {a,b,c,d,e,f,g}=7’b1011011； 4’d6: {a,b,c,d,e,f,g}=7’b0011111； 4’d7: {a,b,c,d,e,f,g}=7’b1110000； 4’d8: {a,b,c,d,e,f,g}=7’b1111111； 4’d9: {a,b,c,d,e,f,g}=7’b1110011； default: {a,b,c,d,e,f,g}=7’bx；endcaseendendmodule
选项：
A:当D3,D2,D1,D0的输入分别为0，0，1，1时，显示的数字是3
B:数码管显示的字形范围为0至F
C:当数码管的a,b,c点亮时，程序的输入D3,D2,D1,D0分别为0，1，1，1
D:数码管显示的字形范围为0至9
答案: 【当D3,D2,D1,D0的输入分别为0，0，1，1时，显示的数字是3;
当数码管的a,b,c点亮时，程序的输入D3,D2,D1,D0分别为0，1，1，1;
数码管显示的字形范围为0至9】

13、 问题:Verilog 程序如下，则下列说法中正确的是module Learn4_2（A,EN,Y）output [7:0] Y;input [2:0] A;input EN;reg [7:0] Y;wire [3:0] temp = {A,EN};alwayscase(temp) 4’b0001 : Y = 8’b00000001; 4’b0011 : Y = 8’b00000010; 4’b0101 : Y = 8’b00000100; 4’b0111 : Y = 8’b00001000; 4’b1001 : Y = 8’b00010000; 4’b1011 : Y = 8’b00100000; 4’b1101 : Y = 8’b01000000; 4’b1111 : Y = 8’b10000000; default : Y = 8’b1111111;endcase endmodule
选项：
A:当EN=1时，将二进制数A转换为其对应的独热码
B:因为缺少break,程序功能将无法实现
C:当EN=0时 将输出全部置为1
D:该程序会生成锁存器
答案: 【当EN=1时，将二进制数A转换为其对应的独热码;
当EN=0时 将输出全部置为1】

14、 问题:关于以下程序，下列说法正确的是：module Learn5_2 (a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) case ({a,b}) 2b11: e=d ; 2b10: e=~c ; default: e=1’bx; endcase endmodule
选项：
A:该程序为时序逻辑电路
B:该程序中存在不完整条件语句
C:当输入为a=0;b=0时，输出e = 1’bx
D:该程序不会生成锁存器
答案: 【当输入为a=0;b=0时，输出e = 1’bx;
该程序不会生成锁存器】

15、 问题:关于以下两段程序，下列说法中正确的是：(1) module Learn6_1(clk,q1,q2,q3,rst); input clk,rst; output reg q1,q2,q3; always@(posedge clk or negedge rst)if(!rst)begin q1 <= 0 q2 <= 0; q3 <= 0;endelse begin q1 <= 2; q2 <= q1 + 1; q3 <= q2 + 2; endendmodule(2) module Learn6_1(clk,q1,q2,q3,rst); input clk,rst; output reg q1,q2,q3; always@(posedge clk or negedge rst)if(!rst)begin q1 = 0 q2 = 0; q3 = 0;endelse begin q1 = 2; q2 = q1 + 1; q3 = q2 + 2; endendmodule
选项：
A: 第一段程序中 q1 = 2 ,q2 =
1, q3 = 2
B:第一段程序中 q1 = 2 ,q2 = 3 ,q3
= 5