2021 数字电子技术B(西南交通大学)1463711471 最新满分章节测试答案

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第6章硬件描述语言Verilog HDL 第6章 Verilog HDL 测验题

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本课程起止时间为:2021-03-19到2021-06-14
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第6章硬件描述语言Verilog HDL 第6章 Verilog HDL 测验题

1、问题:阻塞性赋值运算符为（）。
选项：
A:<=
B:=
C:=>
D:==
答案: 【=】

2、问题:非阻塞性赋值运算符为（）。
选项：
A:<=
B:==
C:=
D:=>
答案: 【<=】

3、问题:在verilog HDL中，下列语句哪个不是条件语句？（）
选项：
A:if-else
B:case
C:casez
D:repeat
答案: 【repeat】

4、问题:在verilog HDL中，下列语句哪个不是循环语句？（）
选项：
A:while
B:for
C:casez
D:repeat
答案: 【casez】

5、问题:已知 a =2’b10，b=3’b110，那么{a,b}＝（）
选项：
A:5’b11010
B:4’b1000
C:5’b10110
D:3’b110
答案: 【5’b10110】

6、问题:已知 a =3’b101，b=5’b11001，那么{b,a}＝（）
选项：
A:5’b11110
B:5’b11001
C:8’b11001101
D:8’b10111001
答案: 【8’b11001101】

7、问题:已知 a =4’b1010，b=4’b1100，那么a & b＝（）
选项：
A:4’b1010
B:4’b0110
C:4’b1000
D:1
答案: 【4’b1000】

8、问题:已知 a =4’b1010，b=4’b1100，那么&(a & b)＝（）
选项：
A: 4’b1010
B:1’b1
C:4’b1000
D:1’b0
答案: 【1’b0】

9、问题:下列语句中，不属于并行语句的是（）
选项：
A:过程语句
B:assign 语句
C:元件例化语句
D:case 语句
答案: 【case 语句】

10、问题:下列Verilog HDL程序所描述的电路是（）module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule
选项：
A:D触发器
B:T触发器
C:RAM
D:寄存器
答案: 【D触发器】

11、问题:如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（）module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule
选项：
A:该触发器对CLK信号的高电平敏感。
B:该触发器对CLK信号的低电平敏感。
C:该触发器对CLK信号的上升沿敏感。
D:该触发器对CLK信号的下降沿敏感。
答案: 【该触发器对CLK信号的上升沿敏感。】

12、问题:下列Verilog HDL程序所描述的是一个计数器，该计数器的模是（）module count(CLK,OUT);input CLK; output reg [3:0] OUT; always @(negedge CLK)begin if(OUT = =4’d11) OUT <= 0;else OUT <= OUT +1; end endmodule
选项：
A:16
B:11
C:12
D:3